集成電路設(shè)計(jì)流程步驟1、功能設(shè)計(jì)要實(shí)現(xiàn)的功能，方式一般采用HDL描述，如verilog，VHDL。

當(dāng)然對(duì)于小規(guī)模電路也可以采用電路圖輸入的方式。

2、仿真驗(yàn)證保證電路功能的正確性，可以通過軟件仿真，硬件仿真等方式實(shí)現(xiàn)。軟件仿真一般比較直觀，方便調(diào)試，因?yàn)槊恳粫r(shí)刻的狀態(tài)都可以看到。對(duì)于一個(gè)需要大規(guī)模驗(yàn)證的電路來說，是必不可少的。

3、邏輯綜合把代碼變成實(shí)實(shí)在在的電路，如寄存器還是與非門，這個(gè)過程就叫綜合。FPGA是做好的電路，一般顧及通用性和效能，基本電路單元就做得比較大。對(duì)于ASIC來說，兩輸入的與非門，就是一個(gè)簡單的門電路，甚至為了區(qū)分驅(qū)動(dòng)能力和時(shí)序特性差異，還分了好幾個(gè)等級(jí)，有的面積小，有的驅(qū)動(dòng)能力強(qiáng)?？偟膩碚f這一步就是工具把你的描述變成基于庫的電路描述。

4、布局布線考慮電路怎么擺放的問題，這叫布局布線。根據(jù)周邊電路需求，時(shí)序要求，把你的電路放到芯片的某個(gè)位置。在擺好之后還得考慮連線是否能通，各級(jí)延時(shí)是否能滿足電路的建立和保持時(shí)間要求等等。

5、輸出輸出一個(gè)版圖文件，告訴代工廠該怎么去腐蝕硅片，該怎么連金屬等等。當(dāng)然在這過程中間會(huì)有各種各樣的輔助步驟。總的來說都是為了確保你設(shè)計(jì)的電路正確及正確實(shí)現(xiàn)你的電路。